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ニュースリリース - 2012年9月19日
シノプシス、DesignWare DDR4 Memory Interface IPを発表
メモリーコントローラIPとPHY IPが複数の異なるDDR規格をサポート、レイテンシと待機電力を削減
概要
- DDR4 SDRAMインターフェイス対応の追加により、DesignWare DDR Memory Interface IPファミリーを拡張
- DDR3やLPDDR2、LPDDR3モバイルSDRAMとの下位互換性により、SoC设计者は特定のSDRAM規格から新しい規格へ柔軟に移行可能
- ひとつ前のソリューションに比べ、レイテンシを最大50%削减
- インターフェイス規格のDFI 3.1で接続されたDDR4メモリーコントローラIPとPHY IPにより、カスタムPHYとコントローラの接続を効率化
2012年9月18日 カリフォルニア州マウンテンビュー発 - 半導体设计?製造ツールならびにIPの世界的リーダーであるシノプシス（草榴社区.、Nasdaq上場コード:SNPS）は本日、DesignWare DDR Interface IPソリューションに、近々策定が完了するDDR4規格に準拠した次世代SDRAMサポートが加わることを発表した。このDesignWare DDR4 IPソリューションは、DDR4だけでなく、DDR3やLPDDR2、LPDDR3へのインターフェイスもサポートしているため、设计者は、同一のSoCを高性能SDRAMにも、スマートフォンやタブレット端末向けアプリケーション?プロセッサのようなSoCにとって重要な要素となるローパワーSDRAMにも接続できる。
Micron Technology社 DRAMマーケティング担当副社長 Robert Feurle氏は次のように語っている。「シノプシス社によるDDR4メモリーのサポートは、強固なDDR4エコシステムの構築にとって非常に大きな貢献です。DDR4は业界に消費電力と性能の面で大きなメリットをもたらしてくれる規格であり、当社は規格の完成を後押ししています。シノプシス社は、下位互換の維持を念頭にDesignWare DDR4 Interface IPを開発されていますので、チップ设计者は、現在開発しているDDR3ベースのSoCから次世代のDDR4ベース?デザインにスムーズに移行できます」
シノプシスのDesignWare DDR4 IPソリューションは、現在一般的に使用されているDFI 3.1規格で接続されたDDR4 multiPHYとEnhanced Universal DDR Memory Controller（uMCTL2）で構成されている。このDDR 4 IPは、JEDECが規格策定を予定している全てのDDR 4機能をサポートしており、これまでのバージョンと比べて、ロー?バンドウィズスが13% 高速化、レイテンシを最大50% 削減し、さらにシステムのトラフィック状況に合わせてDDR4のパワーダウン?エレメントをインテリジェントにモニタリングしコントロールする新しいローパワー機能を提供する。シノプシス独自のCAMベースDDRコントローラのリアルタイム?スケジューリング機能により、SoC上の複数のホストが発するデータ?リード/ライト要求を最適な順番で実行できるため、実行性能を最大化しつつ、レイテンシを最小化できる。
Montage Technology社の上級副社長であり、JEDECのメモリー部門チェアマンであるDesi Rhoden氏は次のように語っている。「DDR4規格の当座のターゲットは、ネットワーク、サーバー、コンピュータ機器ですが、デジタルTV、セットトップ?ボックス、プリンター複合機、スマートフォンやタブレット端末といったアプリケーションのチップを開発している设计者も、今後のDDR4 DRAM価格動向と性能向上メリットを見ながら、採用していくようになるでしょう。シノプシス社は、最終的な規格が策定される前段階からJEDECに参画し、DDR4規格対応の製品を開発されています。これはJEDECメンバーならではの重要なメリットです」
シノプシス IP＆システム?マーケティング担当副社長 John Koeterは次のように述べている。「当社がご提供してきたDDRインターフェイス滨笔ファミリーは、LPDDR、LPDDR2、LPDDR3、DDR、DDR2、DDR3をサポートしてまいりました。そして今、これらのJEDEC規格SDRAMとの下位互換を維持したDDR4ソリューションも加え、DesignWare DDR IPソリューションを拡張することとなりました。新しいDDR規格が次々と登場してくる中で、设计者の皆様は信頼性の高いソリューションを重視してこられました。当社が持つ320件以上のDDR IPベース设计でのデザイン?ウィンの実績は、当社がチップ開発成功のためのローリスク?ソリューションをご提供してきたことの証明です」
提供可能时期
DDR4規格対応のDDR4 multiPHYとEnhanced Universal DDR Memory Controller（uMCTL2）は、2012年第四4半期の提供開始を予定している。
DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング?プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、デジタル?コントローラIP/PHY/検証用滨笔からなる完全なインターフェイス（业界標準プロトコル）IP、アナログIP、組込みメモリー、ロジック?ライブラリ、コンフィギュアブル?プロセッサ?コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスは、これらのIPのドライバ?ソフトウェア、トランザクション?レベル?モデルそしてバーチャル?プラットフォームも提供している。また、FPGAベースのハードウェア?プロトタイピング?ソリューション HAPSを使用すれば、開発中のIPとそれを組み込むSoCがシステム全体の仕様に適合しているかどうかのバリデーションを実行できる。さらにバーチャル?プロトタイプ作成ツール Virtualizerを使用することにより、これらのIPあるいはSoC全体に必要となるソフトウェアの開発を、ハードウェア完成後に行う従来手法に比べてはるかに早い段階で開始できる。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、IPプロトタイプおよびソフトウェア開発環境や、包括的な技術サポートとともに提供されているため、设计者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。
シノプシスについて
草榴社区. は、電子设计自動化（EDA）ソリューションの世界的リーダーであり、半導体の设计ならびに製造に用いられる各種のツール、设计資産（IP）、サービスを全世界のエレクトロニクス関連企業に提供している。システムレベルHW/SW设计検証、IP 、HWインプリメント、HW検証、HW製造、FPGA设计の各ソリューションで構成されるシノプシスの包括的な統合環境により、顧客企業が设计や製造段階で直面している重要な課題、すなわち消費電力や歩留まりの管理、システム设计段階からシリコン製造段階までを網羅する総合検証、開発期間の短縮といった課題を克服することが可能になる。各種テクノロジを駆使したこれらのソリューションを活用することにより、顧客企業は、開発コストや開発リスクを削減しつつ最高の製品を迅速に市場投入することが可能となり、競争力を高めることができる。カリフォルニア州マウンテンビューに本社を置き、事業所は北米、ヨーロッパ、日本、アジア、インドなど70ヶ所。詳細な情報は、より入手可能。
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日本シノプシス合同会社 フィールド?マーケティング?グループ 藤井 浩充
TEL: 03-6746-3940 FAX: 03-6746-3941