第二世代のColossus IPU(7nm)の市場投入までにかかる期間の短縮を実現した革新的なAIチップ设计テクノロジ
概要
2020年10月12日 カリフォルニア州マウンテンビュー発 - シノプシス(草榴社区.、狈补蝉诲补辩上场コード:SNPS)は本日、 が、シノプシスのFusion Platformの基幹ツールであり、业界をリードする配置配線ソリューションであるIC CompilerⅡを用いて、先進の7nmプロセス?テクノロジで594億トランジスタを集積した同社の第二世代の の開発でシリコン一発完動を達成したと発表した。骋谤补辫丑肠辞谤别社は、AIチップ设计に必要な高い设计可能容量と各種の革新テクノロジを提供するIC CompilerⅡの活用により、同社の大規模AIプロセッサの開発にかかる期間の短縮を実現した。最先端の消費電力最適化機能を搭載し、スタティックタイミング解析ソリューション PrimeTime?をはじめとする业界標準のサインオフ?テクノロジも統合したシノプシスのRTL to GDSⅡフローにより、骋谤补辫丑肠辞谤别社は、革新的なPPAと最短期間での设计収束を達成した。
骋谤补辫丑肠辞谤别社 シリコン担当副社長 Phil Horsfield氏は次のように語っている。「Design Compiler?やIC CompilerⅡをはじめとする业界最高水準のRTL to GDSⅡツールで構成されるシノプシス社のデジタル?フルフロー?ソリューションは、単一のベンダから提供される设计プラットフォームとして最も包括的なソリューションであり、当社最新のColossus IPUをスケジュール通りにテープアウトするのに欠くことのできないソリューションでした。同社との長年にわたる協業を通じて、我々はIC CompilerⅡが提供してくれる最先端のテクノロジを活用し、この最新鋭AIプロセッサの当初の性能/低消費電力目標を凌駕する結果を出すことができました。同社のIC CompilerⅡやFusion CompilerTMをベースにした协业を継続することにより、マシンラーニング?コンピューティングの限界性能を押し上げることができると确信しています」
骋谤补辫丑肠辞谤别社の第二世代IPUのGC200は、1,472個のプロセッサ?コアと900メガバイト以上のオンチップ?メモリーを搭載した精緻を極めたチップであり、データセンター?スケールのAIアプリケーション向けに非常に高度な並列処理能力を提供する。IC CompilerⅡは、トップレベルの内部配線プランニング機能、ロジック再構築機能、配線密集を回避するマルチプレクサ最適化機能、フロー全体を通じたクロック/データ同時最適化機能など、AIデザインに不可欠な数々の機能を提供しており、複雑なAIアクセラレータ?チップで典型的な、MACベースの繰り返し接続機構の多いデザインで最高レベルのPPAを実現できる。大容量のデータモデルにより、数十億インスタンスのデザインを短時間で効率的に処理することができる。また、业界標準の各種サインオフ?エンジンとの連携により、結果相関性ならびに収束性が最も高いデザインを実現し、より短い期間での開発完了が可能となる。
シノプシス デザイン?グループ エンジニアリング担当副社長 Neeraj Kaulは次のように述べている。「骋谤补辫丑肠辞谤别社の最新のColossus IPUが示すように、AIチップは限界に近いような複雑化を遂げています。同社の最も複雑なチップに課せられた数々の困難な设计目標を同時に達成していくために、IC CompilerⅡに搭載されたAIデザイン向け最新设计機能を活用することで達成された今回の開発成功は、IC CompilerⅡが次世代のAIチップ设计のための理想的な配置配線ソリューションであることを象徴するものです」
今回の開発についての骋谤补辫丑肠辞谤别社 Phil Horsfield氏による詳細な説明は、現在アーカイブ公開中の 草榴社区 Digital Design Technology Symposium で视聴可能となっている。
また、シノプシス?ソリューションの详细は /implementation-and-signoff.html より入手可能。
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