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ニュースリリース - 2012年9月7日
IC Validatorの最新バージョン - 20nm以降の製造性に準拠した设计をより短期間で実現するソリューションを提供
新机能により、ランタイムと贰颁翱フローを高速化、新しいプロセス?モデリング?テクノロジを提供
概要
- 代表的なファウンドリの20苍尘プロセスで认証
- 多数の20苍尘テープアウトに成功
- ダブルパターンニング?テクノロジ(DPT) に対応した新しいパターン分解性チェック機能とパターン?マッチング?テクノロジにより、ファウンドリ各社の製造性確保基準への準拠を実現
- 64以上のコア上でのツール并列実行を可能にする実証済みの拡张性により、検証时间を短缩
- “インデザイン”フィジカル検証テクノロジを改善し、顿搁颁/顿笔罢自动修正と贰颁翱の2倍高速化を実现
2012年9月6日 カリフォルニア州マウンテンビュー発 - 半導体设计?製造ツールならびにIPの世界的リーダーであるシノプシス（草榴社区.、Nasdaq上場コード:SNPS）は、最先端プロセス?ノードに対応したフィジカル検証ソリューション IC Validatorの2012.06バージョンを発表した。2012.06バージョンは、主要ファウンドリ各社により認証されたデザイン?ルール?チェック（DRC）機能を搭載しており、最先端プロセス?ノードでのサインオフ?フィジカル検証を可能にする新しいテクノロジを提供する。シノプシスは、配置配線ソリューション IC Compilerとの協調動作による“インデザイン”フィジカル検証によって、デザイン収束にかかる期間を短縮するメソドロジを提供しているが、本バージョンもインデザイン手法に基づいて開発されているため、配置配線エンジニアは、最終段階での予期せぬ不具合の発見や、その手作業修正を回避できる。
20苍尘以降のノードに対応するためにインデザイン?フローに追加された机能には、顿笔罢チェック机能とパターン?マッチング?テクノロジがある。
また、大規模かつ複雑な20nmデザインの検証を行うため、ランタイムの大幅な高速化も達成している。革新的な分散処理テクノロジによって、活用できる一般的なコンピューティング?リソースの数を最大化しているため、设计者は64個もしくはそれ以上のCPU上でIC ValidatorによるDRCを並列実行でき、こうした最先端プロセス?ノードの検証に必要な時間を大幅に短縮することができる。
サムスン電子社 Infrastructure Design Center担当上級副社長 Kyu-Myung Choi氏は、次のように語っている。「20nmプロセスが引き起こす设计複雑化に対応するため、当社ではIC CompilerとIC Validatorによるインデザイン?フィジカル検証手法の活用を拡大しています」
20苍尘以降のフィジカル検証に対応
20nmデザインでは製造性確保のため非常に厳しい设计ルールへの準拠が求められるため、IC Validator 2012.06バージョンは、プロセス?モデリング?テクノロジに関していくつかの新機能を搭載している。
- ダブルパターンニング対応
現在のリソグラフィ技術では微細化を続けるプロセス?ノードに対応しきれないため、设计済みのレイアウトを相互に隣接する2つのパターンに分解して、2枚のマスクに描画する必要がある。IC Validatorは、高速?高精度なパターン分解エンジンを搭載しているため、设计実行中に分解性チェックを実行でき、IC Compilerとの協調動作で実現しているインデザイン?テクノロジによる違反自動修正も行うことができる。また、最終的なデザイン?ルール?チェックと平行して、最終的なサインオフ検証も実行できる。 - パターン?マッチング
レイアウトパターンは時にリソグラフィ?ホットスポットを引き起こし、想定外の配線の短絡や閉路の原因を作ることがある。IC Validatorの特許技術であるパターン?マッチング?テクノロジは、直感的な2Dマルチ?シェイプ?パターン分析技術によってDRCの幅を広げ、製造性に直結するホットスポットを超高速で特定できる。そして、IC Compilerとの協調動作により、こうしたホットスポットの自動修正を実行する。これによって、ファウンドリ各社では20nmプロセス?ノードにおいても、より優れたプロセス?マージンと高い歩留まりを達成できるのである。
设计期間の短縮
IC Validatorは、IC Compilerとのインデザイン?フィジカル検証実行のため世界各国の设计チームで使用されている。今回の新バージョンは、IC Compiler 2012.06バージョンをさらに強化するもので、IC Compilerユーザーは、ECOの2倍高速化と自動修正フローによりメリットを享受できる。またインデザイン?テクノロジに追加された新機能により、设计者は、IC Compilerとの一体動作がもたらすレイアウト品質の向上を達成でき、製造歩留まりの向上を実現できるようになるため、设计フローを合理化し無駄な设计やり直しを根絶できる。
またIC Validatorは、インデザイン?フィジカル検証だけでなく、最終的なフィジカル?サインオフに関しても広範囲にわたるプロセス?テクノロジでファウンドリ各社からの完全な認証を得ている。さらに、様々な分散処理テクノロジを搭載しているため、使用可能なCPUリソースの中で最適な数の分散処理を実施できる。マルチ?スレッディング?テクノロジやオンデマンド負荷分散テクノロジ、メモリー考慮の実行スケジューリング?テクノロジなどの主要技術により、64個もしくはそれ以上のCPU上でのツール実行という高い拡張性が確認されている。
今回の最新バージョンの活用により、最先端プロセス?ノードの设计者は、大幅な设计生産性向上と设计期間短縮のメリットを享受できるようになる。
シノプシス インプリメンテーション?グループ?ジェネラルマネージャー兼上級副社長 Antun Domicは、次のように述べている。「IC Validator 2012.06バージョンの発表は、これまでの当社のフィジカル検証製品ラインのリリースの中でも最も画期的なものです。サムスン社を始めとするファウンドリ各社の多数に上る最新テクノロジで20nmプロセス?デザインのフィジカル検証を達成しただけでなく、実行時間の高速化、並列処理能力、インデザイン検証効率の面で大幅な向上を実現し、幅広いお客様の设计に貢献できるものとなっています」
シノプシスについて
草榴社区. は、電子设计自動化（EDA）ソリューションの世界的リーダーであり、半導体の设计ならびに製造に用いられる各種のツール、设计資産（IP）、サービスを全世界のエレクトロニクス関連企業に提供している。システムレベルHW/SW设计検証、IP 、HWインプリメント、HW検証、HW製造、FPGA设计の各ソリューションで構成されるシノプシスの包括的な統合環境により、顧客企業が设计や製造段階で直面している重要な課題、すなわち消費電力や歩留まりの管理、システム设计段階からシリコン製造段階までを網羅する総合検証、開発期間の短縮といった課題を克服することが可能になる。各種テクノロジを駆使したこれらのソリューションを活用することにより、顧客企業は、開発コストや開発リスクを削減しつつ最高の製品を迅速に市場投入することが可能となり、競争力を高めることができる。カリフォルニア州マウンテンビューに本社を置き、事業所は北米、ヨーロッパ、日本、アジア、インドなど70ヶ所。詳細な情報は、より入手可能。
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