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重点摘要：

• IC Compiler II 與Design Compiler Graphical 提供完整的數位實作流程，能帶來功耗(power)、效能和晶片面積的最佳化，以及完整的通路銅柱(via pillar)支援。
• StarRC、PrimeTime、NanoTime和PrimeTime PX能實現全流程實作(full-flow implementation)，並支援萃取(extraction)、時序(timing)與功耗的签核。
• 新思科技的客製化设计平台具備先進的模拟解决方案，能支援最新5奈米设计規則和FinFET裝置模型。
  

（台北讯）新思科技近日宣布，針對台積公司領先業界的5奈米FinFET製程技術，新思科技的數位與客製化设计平台已通過其最新的生產就緒(production-ready)设计規則手冊(Design Rule Manual，DRM)的認證。該項認證經過多次的測試晶片投片(test chips taped out)，且目前多家客戶正用以進行生產设计(production design)的開發，能協助實現各種高效能運算、高密度到低功耗行動應用等晶片设计。此項認證乃植基於雙方多年來的廣泛合作與嚴格的验证，提供可實現最佳功耗、效能與晶片面積的设计解决方案，以加速新一代设计的發展。

經強化後的Design Compiler^? 圖像合成與IC Compiler^? II佈局繞線工具可協助设计人員充分利用台積公司5奈米FinFET製程，並支援先進通路銅柱實作、multi-bit flip-flop (MBFF) banking/debanking 和漏電功耗(leakage power)的最佳化。PrimeTime^?時序分析也經過強化，能支援跨單元(cross-cell)佈局限制以及時序導向(timing-driven)實體察覺(physically-aware)的靜態時序分析(static timing analysis，STA)之工程指令變更(engineering change orders，ECO)。透過與台積公司的密切合作，可以確保在5奈米EUV的各種功能(enablement features)從佈局繞線到時序與實體签核，都能達到全流程關聯(full-flow correlation)。

台積公司设计建構管理處資深處長Suk Lee表示：「我們與新思科技持續合作，以及在5奈米FinFET製程技術初期的客戶參與，令我們可以提供以協助雙方客戶快速將創新产物推向市場的平台解决方案。新思科技的设计平台通過認證，讓雙方客戶的设计得以在生產就緒的5奈米EUV-enabled製程技術中實現。」

新思科技设计事業部聯席總經理Sassine Ghazi說道：「我們與台積公司就業界領先的5奈米FinFET製程進行合作，讓客戶能利用具備高度差異化的新思科技數位與客製化设计平台，著手進行越來越複雜的SoC的设计。雙方的合作讓设计人員受惠於先進EUV製程在功耗、效能及面積的精進表現，同時加速差異化SoC产物的上市時程。」

應用於台積公司5奈米技術製程的新思科技技術檔案已可透過台積公司取得。通過台積公司之5奈米FinFET製程EUV微影(lithography)技術認證的、新思科技设计平台主要产物功能包括：

• IC Compiler II佈局繞線：全自動、支援全著色(full-color)繞線與萃取以及經擴充的通路銅柱自動化。包含先進的腳連接建模(advanced pin-access modeling)等新一代佈局與合法化(legalization)技術的佈署，能支援單元足跡收縮(cell footprint shrink)並達成高设计運用。
• PrimeTime 時序签核： 針對低功耗與強化的ECO技術，提供先進的變異建模(variation modeling)，以支援新實體设计規則。
• PrimeTime PX 功耗签核： 先進的功耗建模(power modeling)能準確地分析超高密度標準元件设计的漏電效應。
• StarRC^?萃取签核： 先進建模可處理複雜的5奈米裝置，而通用技術文件可確保從合成、佈局繞線到签核的寄生萃取(parasitic extraction)一致性。
• IC Validator 實體签核： 直接開發合格的DRC、LVS及填充程序執行檔(fill runset)。DRC程序執行檔在台積公司發佈设计規則的同一時間一併釋出。
• HSPICE^?、颁耻蝉迟辞尘厂颈尘^?和贵颈苍别厂颈尘^? 模拟解决方案： 具備支援蒙特卡羅法(Monte Carlo)的FinFET裝置建模，並針對類比、邏輯、高頻率及SRAM设计提供準確的電路模拟結果。
• CustomSim 可靠度分析：&苍产蝉辫;用於5奈米贰惭规则的精确动态电晶体层级滨搁/贰惭分析。
• Custom Compiler^?客製化设计：支援5奈米设计規則、著色流程、多軌區域(poly track region)及新的MEOL連結要求。
• NanoTime 客製化時序签核： 為5奈米装置带来执行时间的优化、為贵颈苍贵贰罢堆叠(蝉迟补肠办)提供笔翱颁痴分析，并為客製化逻辑、宏单元(尘补肠谤辞)与嵌入式厂搁础惭提供强化的讯号完整性分析。
• ESP-CV 客製化功能验证：為SRAM、宏單元及元件庫單元(library cell)设计進行電晶體層級(transistor-level)的符號等效性(symbolic equivalence)檢查。

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關於新思科技 (草榴社区)

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