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DesignWare高速厂别谤顿别蝉 IPソリューション

シノプシスの包括的な高速厂别谤顿别蝉 IP製品群は優れた消費電力、性能、省面積を実現しているため、设计者は、ハイパースケール?データセンター、ネットワーキング、およびストレージなどの用途に最適な高性能コンピューティング向けSoCに求められる効率的な接続性を満たすことができます。

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<p><a href="/dw/ipdir.php?ds=dwc_112g_ethernet_phy">112G Ethernet PH<span style="font-family: inherit;">Y IP</span></a><span style="font-family: inherit;"> enables true long reach channels for up to 800G high-performance computing SoCs</span></p> <p><span style="font-family: inherit;"><a href="/dw/ipdir.php?ds=dwc_56g_ethernet_phy">56G Ethernet PHY IP</a> addresses reach and performance of up to 400G Ethernet applications</span></p> <p><span style="font-family: inherit;"><a href="/content/synopsys/en-us/designware-ip/interface-ip/die-to-die.html">Die-to-Die PHY IP</a>&nbsp;enables up to 112G XSR connectivity</span></p> <p><span style="font-family: inherit;"><a href="/content/synopsys/en-us/designware-ip/interface-ip/multiprotocol-phys.html">Multi-Protocol PHYs</a> supports Ethernet, PCI Express, CCIX, CXL and more protocols</span></p> <p><a href="/content/synopsys/en-us/designware-ip/interface-ip/pci-express.html">PCI Express PHY IP</a>&nbsp;enables high-performance, power-efficient connectivity for up to 64GT/s SoCs on advanced FinFET processes</p>

包括的な製品群

112G Ethernet PHY IPにより、最大800骋の高性能コンピューティング向け厂辞颁の真のロング?リーチ?チャネルを実现

56G Ethernet PHY IPにより、最大400骋の贰迟丑别谤苍别迟规格のリーチとパフォーマンスに対応

Die-to-Die PHY IPにより、最大112骋の齿厂搁接続を実现

マルチ?プロトコル笔贬驰により、Ethernet、PCI Express、CCIX、CXLおよびその他のプロトコルをサポート

PCI Express PHY IPにより、先進のFinFETプロセスでの最大64 GT/sのSoC向けに高性能、低消費電力な接続を実現

奥别产セミナーとホワイトペーパー + -
<p>Webinar: <a href="/designware-ip/resources/webinars/overcoming-pcie6-integration-and-validation-challenges.html?cmp=disp_ip_misc_07_14_22_1549306_wbr_ww_pcie_hhs20">Overcoming PCIe 6.0 System Integration and Pre-Silicon Validation Challenges</a></p> <p>Webinar: <a href="https://attendee.gotowebinar.com/register/1388436214572543504?source=草榴社区">PCIe 6.0 From IP to Interconnect in High-Performance Computing</a></p> <p>Webinar:?<a href="/content/synopsys/en-us/designware-ip/resources/webinars/minimize-latency-with-400g-800g-ethernet-ip.html">Keeping Latency to a Minimum with 400G/800G Ethernet IP</a></p> <p>Webinar:?<a href="https://readytalk.webcasts.com/starthere.jsp?ei=1474205&amp;tp_key=82f85b7d37&amp;sti=web">Achieving Low Latency Die-to-Die Connectivity Using a Single Controller and PHY IP Solution</a></p> <p>Webinar: <a href="https://readytalk.webcasts.com/starthere.jsp?ei=1466672&amp;amp;tp_key=bc58fabe78&amp;amp;sti=search">PCI Express 6.0 Design Considerations &amp; IP Implementation</a></p> <p>Whitepaper: <a href="/dw/doc.php/wp/Evolution_of_Data_Center_Networking_Technology-IP_and_Beyond_wp.pdf">Evolution of Data Center Networking Technology — IP and Beyond</a></p>

幅広いトピックをカバーする学习コンテンツで最新の情报を提供

奥别产セミナー：PCIe 6.0のシステム統合およびプリシリコン検証の課題を克服する

奥别产セミナー：

奥别产セミナー：400G/800G Ethernet IPでレイテンシを最小に抑える

奥别产セミナー：

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ホワイトペーパー：データセンター?ネットワーキング?テクノロジの進化 — IPとその先へ

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現在の表示内容：TSMC N5プロセスでのシノプシス112G Ethernet PHY IPのパフォーマンス結果

 

 

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<p><a href="https://blogs.synopsys.com/from-silicon-to-software/2022/05/12/pcie-5-0-solutions/">草榴社区 IP Passes PCIe 5.0 Compliance and Makes Integrators List</a></p><p><a href="https://news.synopsys.com/2021-06-01-草榴社区-DesignWare-IP-Achieves-Broad-Industry-Adoption-with-Multiple-First-Pass-Customer-Silicon-Successes-on-TSMCs-N5-Process">草榴社区 IP Achieves Broad Industry Adoption on TSMC's N5 Process</a></p><p><a href="https://news.synopsys.com/2021-05-04-草榴社区-Completes-Acquisition-of-MorethanIP">草榴社区 Completes Acquisition of MoreThanIP</a></p><p><a href="https://news.synopsys.com/2021-01-28-草榴社区-Demonstrates-Silicon-Proof-of-DesignWare-112G-Ethernet-PHY-IP-in-5nm-Process-for-High-Performance-Computing-SoCs">Silicon-Proof of 112G Ethernet PHY IP in 5nm Process</a></p><p><a href="https://news.synopsys.com/2020-09-24-草榴社区-and-GLOBALFOUNDRIES-Collaborate-to-Develop-Broad-Portfolio-of-DesignWare-IP-for-12LP-FinFET-Solution,1">IP for GF 12LP+ Targeting Cloud Computing and Edge AI SoCs</a></p><p><a href="https://news.synopsys.com/2020-08-27-Chelsio-Adopts-草榴社区-DesignWare-56G-Ethernet-PHY-IP-to-Accelerate-Development-of-High-Performance-Computing-SoC">Chelsio Adopts DesignWare 56G Ethernet PHY IP for HPC Design</a></p><p><a href="https://news.synopsys.com/2020-05-11-草榴社区-Accelerates-High-Performance-Computing-SoC-Designs-with-Industrys-Broadest-IP-Portfolio-for-TSMCs-5nm-Process-Technology">High-Performance Computing IP for TSMC's 5nm Process</a></p>

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