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介绍

由于芯片复杂性和尺寸的不断扩大，可预测的设计收敛已成为一项挑战。大量的编码风格、结构和电气设计问题可能表现为设计缺陷，从而导致设计迭代，非常严重时甚至需要重新流片。其他工具可能会检测到设计缺陷，但通常都是在设计实施的后期阶段，这时已经投入了大量时间和精力。由于设计团队所处地理位置分散，保持设计意图的一致性和正确性就成了芯片集成团队面临的主要挑战。强调设计重用和 IP 集成，用于集成的设计元素就必须遵守正确性和一致性的指导原则。

功能与优势

• 先进强大的静态和动态分析可识别 RTL 中关键的设计问题
• 一套完备的电气规则检查可确保网表完整性
• 包含 STARC、OpenMORE 等设计重用符合性检查，在整个设计过程中执行统一风格
• 可定制框架，用于捕获和自动化运用公司专业知识
• 集成的调试环境可以在违规报告、原理图和 RTL 源代码之间轻松地进行交叉探查
• 十分全面的设计专业知识和行业优选实践知识库
• 支持 Verilog、VHDL、V2K、SystemVerilog 和混合语言设计
• Tcl shell 可高效实现规则执行和设计查询
• SoC 层次化流程可加快执行速度并降低误报率