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础滨驱动的设计应用
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SpyGlass CDC
完备的、低误报率的跨时钟域验证
在如今片上系统（SoC）设计人员面临的众多验证挑战中，跨时钟域（CDC）的难度名列前茅。如今的 SoC 有几十个甚至几百个异步时钟域，因而很难使用传统仿真或静态时序分析（STA）进行验证。RTL 仿真不是用来验证数据在跨异步时钟边界传输时引起的亚稳态问题，而且 STA 并不能解决异步时钟域问题。
介绍
CDC 问题已成为引发设计错误的首要原因。这类错误会大幅增加设计和调试环节的时间和费用，甚至可能会影响芯片，导致需要进行费用高昂的重新流片。除了传统的 CDC 问题之外，跨复位域（RDC）问题也可能引发信号亚稳态。由于多相上电/启动顺序等方法的广泛使用，异步复位的使用变得越来越普遍。因此，RDC 问题导致了越来越多的设计错误。（有关这些跨复位域功能的更多信息，请参阅 SpyGlass RDC 数据手册。）针对这两类问题，SpyGlass? 提供了一套高性能的、完备的解决方案。
功能与优势
- 独立于协议的分析，识别更为广泛的同步器并自动检测准静态信号，从而尽量减少误报违规的数量
- 可扩展的 CDC 和 RDC 验证架构
- 设置简单，可自动提取时钟、复位和时钟域信息；它还可以从现有的 SDC 约束中提取上述信息，从而让用户快速启动验证
- 使用基于形式和仿真的验证解决方案进行全面的结构和功能分析，保证签核质量
- 提供理想性能和以 CDC/RDC 为核心的调试能力
- SoC 层次化流程支持基于 IP 模块级的设计方法，为超大型 SoC 验证实现更短的周转时间
- 与其他 SpyGlass 解决方案集成，实现 lint、 约束、DFT 和功耗的 RTL 签核
- 缩短学习曲线并且方便采用