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PCle 6.0是如何实现带宽飞跃的？

PCIe 6.0的带宽是上一代的2倍，具有以下特性：

• 每个引脚的数据传输速率可高达64骋罢/蝉
• 通过新的低功耗状态提高电源效率
• 经济高效的性能
• 高性能的数据加密与完整性
• 向后兼容之前的版本

PCIe 6.0实现带宽飞跃的一种方式就是改变电气信号调制方案，即从传统的不归零（NRZ）信号转变为使用脉冲幅度调制技术的四电压电平（PAM-4）信号。

在前几代PCIe中，NRZ位在每个单位时间间隔（UI）中是以1或0的形式串行传输的。而采用PAM-4时，则可以在与NRZ相同的单位间隔中获得四个值。由此，无需让信号速率加倍，即可实现数据速率翻倍。四个电压电平将生成三个眼图，而眼图高度和眼图宽度则有所减小。为了减少信号中的错误，PCIe采用了格雷编码，即一次只改变一位。对于模拟信号，预编码有助于减少错误。而对于数字信号，前向纠错（Forward Error Correction）可降低误码率。

但是，这样难道不会显着增加延迟吗？

并不会。因为笔颁滨-厂滨骋提出了一种简洁的方式来实现轻量级贵贰颁，它利用了现有的重试机制，因此不会导致延迟问题。

与PCIe 5.0相比，PCIe 6.0可提供更高的带宽（2x），但由此增加的延迟却几乎为零。

流量控制单元很重要

在PCIe 6.0中，事务传输层概念（the transaction layer concepts）使用了与前几代相同的命令。新的包头格式虽然在根本上与前几代并无不同，但组织结构却更为精简。新的包传送方法让协议彻底重组，这种重组不仅支持更高的带宽，系统还可以通过共享流量控制授权等功能对带宽进行处理。

PCIe 6.0使用流量控制单元（FLIT）来传输数据，无需编码。以2.5G为例，由于编码的原因，8位数据在线路上会变成10位。对于8G而言，128位数据在线路上会变成130位。另一方面，FLIT完全无需进行编码。这意味着每个1位数据在线路上也是1位。因此，PCIe 5.0中通过编码执行的功能和特性，在PCIe 6.0中将由于扰码多项式以及 FLIT 包头的更改而被涵盖。

PCle 6.0通道可进入“睡眠”

PCIe 6.0所需的低功耗状态是新的L0p，虽然L0p可以向后兼容前几代的L0s，但64GT/s的FLIT模式速率还是要求使用 L0p。这种新的低功耗状态的创新之处在于，一些通道可以进入睡眠状态（相当于电气闲置），而数据可以继续在非闲置通道上进行传输。要支持L0p，还需要支持FLIT模式的重定时器。L0p的优势在于开发者可以根据实际使用的带宽来扩展电源。

保护数据和系统的安全

互联程度越来越高，数据和系统漏洞的攻击面就越大，攻击者的动机现在也越来越难以揣测。正因如此，越来越多的法律法规还要求电子系统具有更高的安全性。在此背景下，PCIe 6.0采用了数据完整性和安全保护机制，其在安全方面的亮点主要体现在以下三个方面：

• 数据对象交换（顿翱贰）：这不是一种性能模式，而是一种安全模式，也并非出于高性能目的，这是一个笔颁滨别用于增强其他领域安全性的低级别构建模块。顿翱贰是一种基于配置空间寄存器来传输主要加密数据和密钥的简单机制，它与应用逻辑紧密结合。
• 组件测量和认证（颁惭础）：借助此安全功能，设备中的固件可为设备提供加密签名。收到颁惭础报告时，开发者可以验证签名是否准确。如果不准确，他们就需要解决相应的安全问题。
• 完整性和数据加密（滨顿贰）：这一安全措施主要是为了防止物理访问攻击。这项保护是为了防止有人嗅探PCIe 6.0 FLIT数据包，并对数据包进行插入和删除操作。这一安全保护机制有两种模式：第一种是Link IDE，相应的数据将在发送端加密，然后在直连设备的接收端解密。第二种是选择性IDE，相应的数据包将通过交换机传输，在请求者那里加密，并经过若干中间设备中转后在请求完成时解密。由于这种安全模式作用于PCIe的“核心”数据包级别，因此它需要与控制器紧密结合，以便以64GT/s的速率高效地实现加密和解密功能，同时将延迟影响降至最低。此外，开发者还需要有多个管道化AES-GCM加密引擎来满足吞吐量要求。

PCIe 5.0与PCIe 6.0在安全特性方面的主要区别在于带宽扩展、对FLIT模式的支持，以及对新包头格式的支持上。另外还有一些安全特性即将推出，它们将同时支持PCIe 5.0和PCIe 6.0。可以这么说，随着安全形势的变化，安全防护措施也会不断发展和完善。

PCle 6.0先行者：固态硬盘

虽然PCIe 4.0和PCIe 5.0正在普及，但固态硬盘（SSD）已经开始率先采用PCIe 6.0。

▲ PCIe是超大规模数据中心机架单元盒中的实际接口。这是一个盒内（计算）的示例：PCIe 是CPU、GPU、SSD、加速器和智能NIC应用的主要接口，并通过CXL保持缓存一致性。

以上图为例，仔细观察图中机架单元的盒内结构，就会发现CPU与加速器及SSD相连，而加速器与智能网卡（NIC）相连，这些都属于PCIe插槽。在从PCIe 5.0过渡到PCIe 6.0时，U.2外形尺寸将逐步被淘汰，PCIe 6.0很可能支持U.3、EDSFF（公司和数据中心标准外形尺寸）和OCP（开放计算项目）3.0。

由于SSD SoC与NVMe（非易失性内存主机控制器接口规范）或闪存以及根联合体处理器相连，因此带宽要求会非常高。但SSD会受限于SSD插槽的带宽，而后者又受PCIe数据速率控制，这意味着SSD在同一通道下可获得双倍带宽，而这也是SSD率先采用PCIe 6.0的原因所在，对于开拓市场，优势很明显。同时，面向根联合体处理器的生态系统也已成形。
在Meta的推动下，开放计算项目（OCP）正在开发一种可用于所有接口的通用外形尺寸。NIC、SSD及其他组件一直都有自己的外形尺寸，而OCP的愿景就是让所有这些接口都使用一种通用外形尺寸。参与Meta生态系统的公司正在开发采用OCP 3.0外形尺寸的设备，而PCIe 6.0将会支持该外形尺寸。

搭上这趟PCle 6.0快车

对于准备部署PCIe 6.0的公司，选择经验丰富的IP合作伙伴至关重要。

新思科技的IP不仅获得了PCI-SIG认证，其PCIe和安全专家在业内也居于领先地位。新思科技拥有部署非常广泛的PCIe 5.0解决方案，均通过了主机和设备的PCIe 5.0合规性测试，最近还售出超过250个PCIe 5.0许可。作为PCIe标准制定工作组成员，新思科技从很早开始就致力于PCIe的开发，新版本可向后兼容早期版本，开发者们可以放心使用。

新思科技面向PCIe 6.0的产物包括：

• 控制器IP：其多流架构与面向PCIe 6.0的IDE安全IP模块紧密集成，包含多个接口，旨在实现最低延迟和最大吞吐量。
• 笔贬驰：可采用贵颈苍贵贰罢工艺，通过自适应数字信号处理（顿厂笔）算法来优化数字均衡，以跨底板、狈滨颁及芯片到芯片通道发挥其能效。
• 验证滨笔：采用原生系统/Verilog UVM架构来加速测试平台的开发，并且具有内置验证方案、验证序列和功能覆盖范围。
• CXL IP：同样支持FLIT模式。

新思科技在PCIe方面始终走在行业前沿，是值得信赖的合作伙伴。新思科技的解决方案将帮助开发者最大限度的降低采用PCIe 6.0的风险，助力公司踏上未来发展的快车道。