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回想多年来静态时序分析的演变方式时，你会发现我们只求做到“作为政府项目已经够好了”，迫于芯片设计的特征尺寸减小，而经历了几个阶段的改进。早期的静态时序分析没有考虑互连延迟，因为主导因素是信元延迟。一旦栅极延迟变得足够小，就务必要通过互连对延迟进行建模，并且一旦布线间距变得足够小，就需要对互连上的交叉耦合延迟进行建模。然后就会出现片上变异问题，需要进行建模。所有这些方法中的常数是信元延迟得到预先表征并包含在时序模型中。

可在时序模型包含的表格中查看信元在实际电路中可能遇到的各种外部负载和输入转换条件，而这就是让我想起“作为政府项目已经够好了”这句话的原因。

为了解决信元表征方式以及它在实际电路中实际遇到的情况之间的差异，我们需要在安全方面留有一点裕量。因此，尽管时序模型并不是完美的解决方案，但它只需增添一点悲观度就可以完成任务。这并不是说还有其他形式的裕量和悲观度。寄生参数提取误差、延迟计算误差、工艺、温度和电压变化误差只是其中的几种而已，但我们还是来关注时序模型吧。

进入 5nm 和超低电压操作后，我们会越来越依赖裕量来解决延迟计算的不确定性。这些设计以几千兆赫兹的频率运行，因此裕量并没有增加太多，但是时钟周期正在减少，这意味着信号从一个触发器到另一个触发器的珍贵皮秒数变得更少了。对于那些勉强通过或失败的关键信号，我们需要重新考虑对于时序模型的想法。事实上，我认为我们应该放弃关键路径的时序模型，并直接采用晶体管级 STA 方法。

在晶体管级 STA 方法中，可以在晶体管级重新分析标准信元，并用精确的上下文条件（输入转换和输出负载）进行表征，从而消除在查找表中使用内插或外插点造成的延迟不确定性。此外，晶体管级的操作将SPICE 级分析带入图像，从而进一步降低沿路径计算延迟的不确定性。想象一下，STA 系统会自动将晶体管级 STA 应用于关键路径中的信元，以减少悲观度和免除违规行为。

在新思科技，我们的&苍产蝉辫;Nanotime 产物中拥有晶体管级 STA 的基础。这种解决方案是针对超过 7nm 的高级工艺节点的，除此之外还有许多其他潜在用途。

我们需要新的方法和方案来实现设计性能目标，同时还能生产正常运行的硅片。曾经“作为政府任务已经够好了”的东西在半导体领域行不通了，然而幸运的是，我们在晶体管级 STA 中有一种潜在的解决方案。

现在，如果我们可以稍微调整路线……