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对于高性能计算、下一代服务器和 AI 加速器的需求正在迅速增长，因此越来越需要扩展工作负载并加快数据处理。这种日益增加的复杂性带来了两大挑战：可制造性和成本。从制造的角度来看，这些处理引擎正在接近光刻机可蚀刻光罩的最大尺寸；并且由于晶粒尺寸硕大而引起良率却相应地有所降低，导致每个晶粒的成本可能会大幅增加。

Gordon Moore 曾经说过：“用分别封装并相互连接的多个小功能系统构建大型系统可能更经济。” 在芯片设计中，为了满足性能提升的需求，行业逐渐从片上系统 (SoC) 转向封装系统 (SiP)，并且采用晶圆级封装。

异构 SoC 需要使用包含不同构建模块的组件化方法，在 IO 或内核级别进行 SoC 分割。这样的操作具有很多优势，包括支持采用尺寸超过光罩的 SoC，提高晶粒良率，以及实现设计模块化。然而，异构晶粒引入了新的挑战，诸如由于晶粒和封装之间的紧密相互作用而增加的设计复杂性，从组装到制造过程的可测试性支持，以及由于晶粒邻近而需要热管理。3D 集成可实现不同工艺和材料制造的 IC 芯片的异构集成，从而实现具有高性能、低成本和紧凑尺寸要求的集成式、复杂型和多功能微系统。

需要处理大量数据的新兴半导体应用正在推动先进封装的进步。各种先进的并排或垂直封装技术已经出现，成为异构集成技术实现的一部分。2.5D 和 3D 封装是广受欢迎的知名解决方案，有其各自的独特优势和面临的独特挑战，成为半导体制造商和设计师的重要考虑选项。

在 2.5D 封装中，两个或多个芯片并排放置，并采用中介层将晶粒相连。中介层充当桥接器，连接各个晶粒并提供高速通信接口，使得在单个封装上组合不同功能时产生更大的灵活性。通过将晶粒堆叠在中介层上，2.5D 封装减少了封装的整体占用空间（与 2D 相比），因而成为更小和更薄设备的理想选择。中介层和桥接器提供大量高密度凸点和布线，有助于增加带宽。

在 3D IC 技术中，芯片连接是通过垂直堆叠实现的，从而增强了封装的整体性能和功能。这使得多层和各功能的小芯片集成成为可能 这种集成的一个关键趋势（特别是对于混合键合等 3D 封装技术而言）导致小芯片之间的凸点间距急剧缩小，并由此减少了相应的互连距离和相关寄生参数。

对更大带宽的需求以及制造工艺和封装技术的进步，推动了互联方案的重大变化，互联方案从传统的铜 uBUMP 转变为使用 40um 间距的最先进 uBUMP，这一间距范围甚至进一步扩展到了 10um（图 2）。