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新思科技设计平台獲台積公司高效能7奈米FinFET Plus製程技術的認證
新思科技设计平台能實現高效能、高密度的设计
重点摘要：
- 新思科技设计平台獲台積公司7奈米FinFET Plus製程技術認證，目前已客戶採用於多種设计當中。
- 針對EUV微影感知(lithography-aware)的7奈米FinFET Plus製程，已經過優化的IC Compiler II能減少晶片面積。
- 全平台支援使用台积公司奥补蹿别谤-辞苍-奥补蹿别谤?(奥辞奥)技术的多晶片(尘耻濒迟颈-诲颈别)整合，能提升生产力并改善量产时程(迟颈尘别-迟辞-惫辞濒耻尘别)。
(台北訊)新思科技近日宣布，新思科技设计平台(Design Platform)已通過台積公司7奈米FinFET Plus製程技術最新设计規則手冊(Design Rule Manual, DRM)的認證。台積公司的該項認證已經過多次測試晶片投片，及多家客戶正進行生產设计(production design)開發的採用，協助加速實現使用新思设计平台的晶片设计，其中包含各種高效能運算、高密度到低功耗的行動應用(mobile applications)。
這項認證對台積公司極紫外光微影(extreme ultraviolet lithography, EUV)製程來說是一大里程碑，與非EUV製程節點相較，除了能大幅縮小晶片面積外，還能維持高效能。
新思科技设计平台以Design Compiler? Graphical synthesis以及 IC Compiler? II 佈局繞線工具為主軸，經優化後能充分利用台積公司7奈米FinFET Plus製程的優勢，實現高效能设计。Design Compiler Graphical syntheis能自動插入通路銅柱(via pillar)結構，以強化效能、避免違反訊號電子遷移(signal electromigration, EM)規則，還能將訊息傳至IC Compiler II，以便進行更進一步的優化。此外，在合成(synthesis)的過程中還能自動運用非預設規則(non-default rules, NDR)，以及執行層級感知(layer-aware)的優化，強化设计的效能。這些優化，包括IC Compiler II 匯流排繞線(bus routing)，會在整個佈局繞線的過程中持續進行，以滿足高速網路對延遲匹配(delay-matching)的嚴格要求。
PrimeTime? 時序分析(timing analysis)先進波形傳播(advanced waveform propagation, AWP)與參數晶片內變異(parametric on-chip variation, POCV)技術已經過優化，能因應高效能低電壓運作所面臨的波形失真(waveform distortion)和非高斯分布的變異影響(non-Gaussian variation effect)。此外，PrimeTime的物理感知(physically-aware)签核經擴充後可支援通路銅柱。
新思科技強化设计平台用以執行实体实作(physical implementation)、寄生元件參數擷取(parasitic extraction)、實體验证(physical verification)與時序分析，可支援台積公司WoW技術。從最初的裸晶(die)平面圖準備、凸塊(bump)的佈局與配置到晶粒繞線的執行，实体实作流程搭配IC Compiler II能為晶圓堆疊(wafer staking)设计提供全面的支援。IC Validator 會進行DRC/LVS檢查，完成验证程序，而新思科技的StarRC?工具則會執行寄生元件參數擷取。
台積公司设计基礎架構行銷事業部資深協理Suk Lee表示：「我們與新思科技的持續合作，在7奈米FinFET Plus製程技術的初期便有客戶一同參與，因此得以開發出具差異性的平台解决方案，協助雙方客戶將創新产物快速推向市場。新思科技设计平台通過認證，讓雙方客戶的设计产物得以在我們第一次量產的EUV製程技術中實現。」
新思科技设计事業群行銷暨業務開發副總裁Michael Jackson則表示，我們與台積公司在7奈米FinFET Plus製程的晶圓量產緊密合作，讓客戶能使用具備高度差異化的新思科技设计平台，著手進行日益增大的SoC和多裸晶晶片(multi-die chip)的设计，而通過台積公司7奈米FinFET Plus製程的認證，讓我們的客戶能受惠於先進EUV製程在功耗、效能及面積的精進表現，同時加速差異化商品的上市時程。
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